W roku 2002 Accellera rozpoczęła proces gruntownych ulepszeń w Verilogu. Ze względu na znaczną liczbę zmian i ulepszeń, zdecydowano się utworzyć nowy projekt – SystemVerilog – przy zachowaniu dużego poziomu zgodności z oryginalnym Verilogiem. Pod koniec roku 2005 zaaprobowano nową wersję standardu Veriloga IEEE Std 1364-2005 i pierwszą wersję standardu SystemVeriloga IEEE Std 1800-2005.
Opis W wersji z roku 1995 Verilog był nieco niejednorodnym językiem opisu sprzętu z doskonałymi środkami opisu na niskim poziomie (ang. gate level), bardzo dobrą obsługą poziomów pośrednich (RTL) i akceptowalną obsługą wyższych poziomów. Zmiany wprowadzone w roku 2001 uczyniły język bardziej jednorodnym, ulepszając składnię i poprawiając obsługę wyższych poziomów opisu.
Podstawową jednostką opisu hierarchii projektu w Verilogu jest moduł (module). Moduły niższego poziomu mogą być łatwo używane wewnątrz modułów wyższego poziomu przez podanie nazwy modułu, etykiety, listy wartości parametrów modułu (opcjonalnie) oraz listy połączeń z innymi modułami. Opis funkcjonalny modułów jest możliwy dzięki współbieżnym procesom typu always i initial.