ИЗОТ 1036C е първият български IBM съвместим персонален компютърПерсоналният компютър IBM PC e разработен през 1981 г. в Департамента за Базови Системи (Entry System Division), Бока Рейтън, Флорида от екип от 14 души с ръководител Дон Елстридж (Philip Donald Elstridge). Дон Елстридж взима решението компютърът да бъде проектиран само от елементи, лесно достъпни на пазара и спецификациите на компютъра (схеми и BIOS) да бъдат публикувани изцяло. Сред екипа личат имената на Дейвид Брадли, разработил видеоконтролера, Марк Дийн и Джеймс Мартин, разработили процесора и системната шина, Луис Егебрехт, разработил клавиатурата, Марк Мюлер, разработил комуникациите. Компютърът е изграден на базата на 8-разредния микропроцесор i8088 и е защитен с 10 патента – 9 на IBM и 1 на XEBEC. През 1984 г. Дон Елстридж е избран за президент на Департамента за Базови Системи и Вицепрезидент на IBM по производствените въпроси. До 1985 г. IBM произвежда и продава над 1 милион персонални компютри. Дон Елстридж загива на 2 август 1985 г. в самолетната катастрофа на Delta Air Lines полет 191., базиран на 16-битовия микропроцесор i8086.
Разработен е в Държавно стопанско обединение ИЗОТ в периода 1983 – 1984 г., а серийното му производство започва през 1985 г. ИЗОТ 1036С е регистриран в ЕС (Единная Система) като ЕС 1831. Той е предназначен за масово използване в научноизследователски и инженерни организации, висши учебни заведения, учреждения и др.
Базовата му конфигурация се състои от микропроцесор, два 5,25 инчови ЗУГМД (флопи диска), клавиатура, монитор ИЗОТ 7301С и матричен принтер ИЗОТ 6305С. Операционната система е DOS или MICROS-86, а езиците за програмиране са BASIC, Асемблер, FORTRAN, Pascal и Cobol. Предвидени са програми за текстообработка, финансово планиране, отчетност и др.
ИЗОТ 1036С променя организацията и йерархията на информационните единициПрез 1956 г., при планирането на IBM 7030 Stretch, Вернер Бухолц (Werner Buchholz) прави три фундаментални предложения. Първото е, предлага разредността на IBM 7030 Stretch да бъде 64 бита, а не 60 бита. Това дава възможност за пълна двоична адресна аритметика т.е. в общ смисъл, всяка компютърна система с разредност степен на 2 дава възможност да се използва пълна двоична адресна аритметика. Второто предложение е 64-разредната шина да се раздели на 8-разредни части, наречени байт. Третото предложение е всички 8-разредни, 16-разредни и 32-разредните информационни единици са производни (sub-multiple) т.е. части, на 64-разредната машинна дума, така че 1 байт = 1/8 машинна дума, 1 полу-дума (16-бита) = 1/4 машинна дума и т.н.. Аргументите за 8-разредния байт са че 1 байт е достатъчен да се кодират 256 символа; 1 байт съдържа един символ; 8-разряда (бита) са достатъчно икономични за организация на паметта; 8 разряда (бита) позволяват да се кодират две десетични числа т.е. 4-бита са достатъчни за кодиране на едно десетично число така че системата 4-и-8 (4 бита за десетично число и 8 бита за символ) е по-лесна за реализиране от системата 4-и-6; и последен аргумент, 8 бита и 4 бита като степени на 2 позволяват лесна адресация и индексация до ниво бит. Тази дефиниция на Вернер Бухолц е в пряка връзка с математическия комуникационен модел на Клод Шанон от 1948 г. и дефинира байта като основна информационна единица(IBM Corp., “704 Electronic Data Processing Machine Manual of Operation, 1954 - стр.7, първа колона, трети параграф) През 1954 г. 36-разредната машинна дума на IBM 704 е определена като основна информационна единица (basic unit of information). Формална дефиниция на термина няма. Така определената основна информационна единица очначава, че всеки път когато разредността на машинната дума се промени се променя и разредността на основна информационна единица., независимо от разредността на машинна дума, изпълнявана операция, информационната шина или входно-изходно устройство в микропроцесорната система. ИЗОТ 1036С е една от много малкото български разработки със силно патентно портфолио, но след промяната на икономическия модел при прехода към пазарна икономика и кризата в производството на компютри в България това конкурентно предимство е загубено.
История ИЗОТ 1036C е проектиран от екип под ръководството на Кирил Боянов (ръководител на направление към 8-а дирекция на ЦИИТТ) и Христо Турлаков (ръководител на секция). В него е използвана схема за премахване на фрагментацията на системното адресно пространство, причинена от разлика между разредността на системната шина за данни и разредността на включените устройства. Принципът на функциониране на тази схема е известен като принцип на динамично управление на разредността на шината () и е дефиниран от Motorola. Българската и американската разработки са паралелни и независими, но със значителни архитектурниАрхитектурната разлика между двете дефиниции (тази на ИЗОТ и тази на Motorola) е, че в ИЗОТ 1036С „Dynamic Bus Sizing“ е разработен като външна схема за i8086 и е системно функционално допълнение на iAPX86 архитектурата на Intel (т.е. може да обслужва всички процесори на iAPX86 – централния процесор i8086, аритметичния процесор i8087 и входно-изходния процесор i8089), докато в Motorola е вътрешна схема на MC68020, т.е. функционално допълнение на централен процесор. и функционални Функционалната разлика между двeте решения е в протокола между управляващото устройство и подчиненото устройство за определяне на радредността на шината. Последователността от състояния на протокола, разработен за ИЗОТ 1036 С e избор-договаряне-достъп, докато протокола разработен за Motorola 68020 използва последователност от състояния избор-достъп-потвърждение. Включването на състояние “договаряне” в протокола за диначично управление на разледността на шината на ИЗОТ 1036С позволява управляващото устройство (процесор, контролер за директен достъп, мрежови процесор, видео процесор и т.н.) да определи не само разредността на операцията за достъп до подчиненото устройство (памет или входно-изходно устройство) но и каква част от системната шина да използва преди достъпът до подчиненото устройство да се изпълни. Това свойство позволява функционалната симетрия на шината в iAPX86 да се запази и товара на шината да се разпредели и по-късно е използвано в модификацията на ИЗОТ 1036С. Принципът на динамично управление на разредността на шината в Motorola (Motorola Inc., MC68020 32-bit Embedded Controller User’s Manual, §7.2.1, 1991), предполага потвърждаване на разредността на операцията от избраното подчинено устройство в края на операцията като последно състояне в протокола, т.е. разредността на операцията се задава от управляващото устройство, не се променя по време на целия цикъл за достъп, операцията използва цялата шина и в края на достъпа до ресурсите избраното подчинено устройство потвърждава със сигнали DSACK[0 – 1] каква част от операцията е изпълнило – 8-, 16- или 32-бита. Функционалната симетрия на шината (както е в MC68000) е нарушена (шината е функционално асиметрична) и функционалните възможности на системата са ограничени от товароспособността на най-натоварената част от шината, младшите 8-бита. разлики. Третата паралелна и независима разработка са проекта PC/AT и в частност проекта MICRO/370 на IBM., Tredennick N., „Microprocessor Logic Design: The Flowchard Method", Digital Press, 1987Контролерът за динамично управление на разредността на шината на IBM е разработен от Брус Гаврил (Bruce Gavril) като част от проекта MICRO/370 и адаптиран за IBM PC/AT от Шочи Онг (Shauchi Ong). Проектът MIRCRO/370 има за цел да проектира 32-разреден микропроцесор, съвместим с IBM System 370. Ръководител на проекта е Ник Треденик (Nick Tredennick). За основа на u370 служи 16-разредния микропроцесор MC68000, но с изцяло променена от Ник Треденик микроархитектура. В Motorola Ник Треденик е проектирал микроархитектурата на MC68000. Брус Гаврил е специфицирал и проектирал контролера на шината и конвертора на шината (контролера за динамично управление на разредността на шината). Шочи Онг е работел с Брус Гаврил. През 1967 г. Брус Гаврил е проектирал 16-разредния селекторен канал на IBM System 360 (US Pat. 3,573,741). Принципът на фунциониране на конвертора на шината на IBM много прилича на принципа на фунциониране на схемата за динамично управление на разредността на шината в MC68020, с тази разлика, че е външна на процесора схема. Адаптацията на Шочи Онг не е патентована, но в патента на Брус Гаврил се споменава, че конвертора на шината може да се приложи и към Intel iAPX286 процесори. Сравнение на приоритетните дати на , и показва, че принципът, реализиран в ИЗОТ 1036C, има предимство от най-малко месец и половина.
Ударението при разработката на ИЗОТ 1036C пада върху схемните решения. Видео контролерът на компютъра е комбиниран и управлява черно-зелен монитор в буквено-цифров режим (25 реда x 80 символа) със светлинна писалка или в графичен режим (640x400) или цветен монитор в режим (320x200) „Радио, Телевизия, Електроника“, 9/85, задна корица. Флопи диск контролерът е с аналогова синхронизация, за да осигури по-широк захват на данни. Схемното и фърмуерно решение на клавиатурата дава възможност за бързо въвеждане на данни, като позволява пълно припокриване на натиснатите клавиши (n-key rollover) и премахва фантомния ефект (phantom key jamming) при клавиатури с контактни клавиши (дотогава това се прилага само в клавиатури с електрически изолирани клавиши). ИЗОТ 1036C е функционално, но не и механично съвместим с IBM PC/XT, като причината е да се постигне механична унификация с други продукти на ИЗОТ.
Архитектурата на ИЗОТ 1036С позволява 16-разредни операции да бъдат изпълнявани с 8-разредни устройства като комбинира принципа на прехвърлящия буфер (swap buffer), дефиниран от Крейг Кини (Craig Kinnie) Kinnie Craig D., „Apparatus and Method for Providing Byte and Word Compatitive Information Transfer“, US Pat. No. 4,447,878, filed Aug. 10, 1981, granted, May 8, 1984; през 1981 г. и принципа на динамично управление на разредността на шината. С други думи, архитектурата на ИЗОТ 1036С позволява всички 8-разредни устройства включени в системата да бъдат третирани като псевдо 16-разредни. Пълната 16-разредна архитектура на ИЗОТ 1036С е вариант от самото начало на проекта, но не е реализирана поради физически ограничения – платката на процесора не може да събере пълната схема на контролера за динамично управление на разредността на шината, реализиран с SSI (Small Scale Integration) елементи, схемата за скрито опресняване на динамичната памет Барбутов В., „Устройство за опресняване на динамична памет с произволен достъп“, авт. св. 40623, Институт за изобретения и рационализации, 12.09.1985, схемата за управление на байтово-последователен обмен в режим на директен достъп (DMA), допълнителен куплунг за 16-разредна системна информационна шина, допълнително буфериране и памет. В България интегрални схеми по поръчка започват да се проектират през 1986 г. Това е причината архитектурата на ИЗОТ 1036С да бъде ограничена до 8-разредна – директният достъп до паметта е ограничен до стандартен 8-разреден и всички устройства са 8-разредни.
През 1985 г. Olivetti пуска 16-разредни компютри М-21 и М-24, базирани на i8086. Схемата за управление на разредността на шината е реализирана на отделна платка, наречена Bus Converter. Graciotti A., „Bus Converter“, United States Patent Office, US Pat. 4,716,527, filed: Dec.10, 1984, granted:Dec.29, 1987, Olivetti; Управлението на разредността на шината в М-21 и М-24 е ограничено и се прилага само за външните устройства и адресните пространства за включване на 8- и 16-разредни модули са фиксирани. За сравнение, динамичното управление на разредността на шината позволява адресните пространства за включване на 8- и 16-разредни модули да бъдат разположени произволно в системното адресно пространство.